新型双环900MHz、1800MHz频段数字调谐系统

    摘　要：研究了dds+双pll构成的新型数字调谐系统:a环产生dds所需的时钟信号,b环产生高频输出。b环使调谐器输出频率f0作较大变化,a环和dds使f0作小变动。该系统工作频率为850mhz~925mhz和1700mhz~1850mhz,频率分辨率可达25khz。在单片微机控制下,可实现跳频。

　　关键词：数字调谐系统 dds pll 跳频

    数字调谐系统是现代收发信机的核心,其性能直接影响通信质量的好坏,其主要部分是集成锁相式频率合成器。集成锁相环与微处理器结合,可由微机控制完成频率合成器的全部功能。

    本文实现了一种与常规双环方案完全不同的新双环方案。该方案使用较高的鉴相频率,采用直接数字合成(dds)芯片,通过改变dds的时钟频率和频率控制字,使参考鉴相频率产生较小的变化,就能改变环路的输出频率,达到精确频率合成的目的。该方案既解决了小频道间隔与高频谱纯度间的矛盾,又具有高的转换速度;由单片微机完成计算和控制。

    1 新方案原理

    系统简化原理图如图1所示。其中b环使调谐器输出频率f0作较大变化,a环为dds芯片提供时钟频率fc,只要改变a环总分频比na和dds的频率控制字,使dds输出频率fd作小变动,便可使f0以较小间隔频率作步进改变。

    图1 方案原理图

    设a、b环中鉴相频率分别为100khz和300khz(由晶振与fd分别经参考分频器得到),双模分频与频率合成芯片中的程序分频的总分频比分别为na和nb,f0=1700mhz~1850mhz,f′0=850mhz~925mhz,△f0=25khz,则由环路锁定时的频率关系得到△fd=4.16hz～4.41hz;所以只要△fd≤4.41hz,便可使输出的频率分辨率达到25khz。一般dds的输出频率间隔做到小于0.1hz,即可满足本要求。同理,当△f0＝±150khz时(nb每改变1,f0变化300khz),△fd＝±(25～26.47)hz, 只要fd最大改变量为±26.47hz,便可使△f0覆盖300khz。上述表明采用dds后,完全可使两环路使用高的鉴相频率,可大大提高频率转换速率。

    上述方案中采用的dds是一种取样系统,且存在相位舍位误差、幅度量化误差、dac的非线性引起的误差等,故其输出为复合信号频谱,包含dds输出频率fd、时钟频率fc及其各次谐波、各种组合频率以及其它虚假信号。根据文献[1]的推导,实际dds的输出频率ω为:

    b为从相位累加器n中舍去的低位数,k为频率控制字;mωp为相位舍位产生的杂散,nωc为时钟的各次谐波,lωd为输出的各次谐波。

    其中,fc-fd杂散分量的幅度最大,即输出信号的杂散抑制度决定于该fc-fd的幅度和lpf的带外抑制度。如果fd与fc-fd之间的频率间隔越大,则主频与杂波之间的幅度差就越大,这样就可减小杂波对dds的影响。一般的晶振频率都不是很高,但是利用锁相环(a环)就可以得到想要的频率,以增加主频和杂波之间的频率间隔。

    另外,在式(1)中,第一项由相位舍位引起,该杂散可以通过选取适当的时钟频率和频率控制字以减小其影响。由式(2)可以看出,当k-int(k/2b)·2b=0,ωp=0,此时相位舍位不会使dds的输出频谱产生杂散。因此可以利用锁相环(a环)为dds提供时钟信号。由于a环是锁相环,因此dds的时钟频率是可变的,可以通过调整dds的时钟来抑止其杂散,也可通过改变它来改变dds输出频率, 从而改变整个输出频率。通过软件编程还可以实现跳频的功能。

    2 电路的实现

    整个电路分为a环、dds单元、b环、二分频单元、单片机控制单元共五个部分。

    2．1 dds电路的设计

    dds选用ad公司的ad9850。其频率控制字k由n位的二进制数组成,输出频率由频率控制字决定:

    根据取样定律,dds的最高输出频率应小于fc/2,实际应用中一般只能达到0.4fc。

    dds的时钟选用a环的输出,频率范围是80mhz~100mhz。而dds的最高时钟是120mhz,因此满足时钟要求。dds输出频率范围是15mhz~19mhz,中心频率为17mhz,频率改变范围可以小于0.02hz,完全满足输出频率间隔为25khz的信号要求。带通滤波器用来抑止