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IDT标准通信芯片的特点及其在中国电信市场的应用


                                   Derek Zhang/IDT产品销售经理

                                    Sean Fan /IDT产品销售总监

    时钟同步和时钟分配的设计在电信产品设计中一向居于核心地位。时钟设计的优劣，往往关系到产品的能否正常开通业务、能否保持极低的误码率等，也关系到产品本身所体现的设计水准和产品的市场竞争力。

    中国市场对电信设备需求日益增强。中国企业目前面临的机遇是不仅是推动宽带网络、蜂窝系统、NGN、SDH等电信基础设施技术的飞跃发展，同时也在全球通信技术设施建设和备件市场扮演更重要角色。为了能够成功地进入这些目标市场，许多国内公司需要参考设计、工具包和全面解决方案等各种技术和设备的大力支持，以利于迅速把产品推向市场，占领先机。另一方面，电信厂商之间面临日益激烈的竞争。这些厂商在新产品研发的初始阶段，就会对整个系统的构造、成本等实施严格的控制，试图使自己的产品保持对对手的先天优势。

    IDT公司的WANPLL广域网锁相环时钟芯片、Super JET收发器、线路接口芯片、TSI交换芯片等具有非常优秀的性能。 IDT在中国的设计中心研发的系统应用设计、 IDT嵌入软件和参考设计，正在有效地帮助中国电信厂商快速开发系统。

    WANPLL时钟芯片

    时钟同步和时钟分配的设计在电信产品设计中一向居于核心地位。时钟设计的优劣，往往关系到产品的能否正常开通业务、能否保持极低的误码率等，也关系到产品本身所体现的设计水准和产品的市场竞争力。

    在电信产品中，不同类别的产品所需要的时钟种类很多。下面列举一些典型应用的时钟。

    

    表1.典型应用的时钟

    设计产生上述时钟源的时钟板卡时，设计工程师往往要动用大量的元件，包括FPGA，AD/DA转换，模拟锁相环，鉴相器，VCXO/OCXO等。并且每一种具体应用电路都单独设计，直接增加管理多个时钟板卡的开销。下面就是一个系统时钟板卡的例子。

    

    图1. 传统时钟板卡电路

    在图1.所示的电路中，主时钟从OCXO输出，其他每个相关时钟都由一个单独的锁相环路，经过VCXO输出。从这个典型方案我们可以看到，传统时钟板设计非常复杂，涉及模拟和高频布线问题，输出指标对电源干扰和噪声敏感问题，输出抖动指标不好等问题。生产过程中PCB面积大，元器件多，采购维护困难，成本居高不下等等，有诸多不利因素阻碍设计和应用。

    IDT公司最新推出的WANPLL时钟芯片系列能很好地解决了时钟设计的这些问题。这个系列的时钟芯片支持锁定，自由振荡，保持等功能，最高支持达2级钟。该系列时钟芯片涵盖了表1所列出的所有时钟频率。用同一芯片可以轻易完成上述SONET/SDH、3G/CDMA2000、GSM、PDH、BITS等应用的要求。

    以图1的方案所实现的功能作为对照，使用IDT的WANPLL时钟芯片实现的电路方案如图2.

    

    图2.用IDT的WANPLL芯片实现的时钟板卡电路

    可以看出这个方案非常简洁，输出时钟频率等完全可通过软件设置，能适应大多数通信产品的应用。

    IDT的WANPLL芯片为确保时钟安全，支持Master/Slave主从模式，提供专用信号线，从而很方便地设计主/从结构时钟源。图3.演示一个主从结构的时钟。

    

    图3. 主从结构的时钟

    这个例子演示IDT的WANPLL系列时钟芯片能轻易构造通信系统的绝大多数时钟应用。其范围从四级钟、三级钟直到二级钟，特别适用于构造3G的NodeB、RNC，SONET/SDH 的622、2.5G，媒体网关，GSM应用等。

    Super JET收发器、ULIU线路接口芯片

    IDT J1/E1/T1 Transceivers芯片